Cadence与联电合作开发28奈米HPC+制程中模拟/混合信号流程的认证

联华电子今（6日）宣布Cadence^®类比/溷合信号（AMS）晶片设计流程已获得联华电子28奈米HPC+製程的认证。 透过此认证，Cadence和联电的共同客户可以于28奈米HPC+製程上利用全新的AMS解决方案，去设计汽车、工业物联网（IoT）和人工智慧（AI）晶片。 此完整的AMS流程是基于联电的晶圆设计套件（FDK）所设计的，其中包括具有高度自动化的电路设计、佈局、签核和验证流程的一个实际示范电路，让客户可在28奈米的HPC+製程上实现更无缝的晶片设计。

Cadence AMS流程结合经客製化确认的类比/数位验证平台，并支持更广泛的Cadence智能系统设计™策略，加速SoC设计的卓越性。 AMS流程具有整合标准元件数位化的功能，非常适合数位辅助类比的设计，是客户使用28奈米HPC+製程，开发汽车、工业物联网和AI应用的理想解决方案。

经过认证的完整AMS流程包括Virtuoso®模拟设计环境（ADE），Virtuoso图形编辑器，Virtuoso佈局套件，Virtuoso空间基础绕线器，Spectre^®平行加速模拟器（APS），带有整合Xcelium®平行逻辑模拟引擎的Spectre AMS Designer，Voltus™-Fi客制化电源完整性解决方案，Innovus™实施系统，Quantus™寄生效应萃取解决方案和物理验证系统（PVS）。 该流程提供以下内容：
• 前端设计：提供控角、统计和可靠性模拟; 电路和元件检查，以及类比和溷合信号模拟和验证管理。
• 客制佈局设计：提供先进的电迁移和寄生感知环境，包括图形驱动佈局和模组生成、线编辑器和引脚到主干的佈线、符号置放、电子感知设计和压敏规则。
• 后佈局的寄生模拟和电迁移及电位降（EM-IR）分析与整合签核：包括寄生元件参数撷取，电路佈局规则检查(DRC)和电路佈局验证（LVS）检查。
• 溷合信号OpenAccess：在单个OpenAccess设计数据库上运行的Virtuoso和Innovus平台之间实现完全互动能力，使溷合信号设计人员能够直接在Virtuoso环境内使用Innovus工具，且能无缝地执行数位区块的实作。

Cadence的客製化IC与PCB部门产品管理副总Wilbur Luo表示:「Cadence与联华电子合作，提供了经28HPC+技术认证的AMS整合设计流程，该技术基于Cadence业界领先的客制类比/数位和签核以及验证平台。此认证推动了SoC设计的卓越性，使得联电的客户得以利用最先进的功能工具组，进行电路设计、性能与可靠性验证、自动佈局以及区块和晶片整合，使他们能够在汽车、工业物联网和AI应用晶片设计上更有十足的把握。」

联华电子量产就绪的28奈米HPC+製程採用高介电係数／金属闸极堆叠技术，广泛支援各种元件选项，以提升弹性及符合效能需求，同时针对多样的产品系列，例如应用产品处理器、手机基频、Wi-Fi，数位电视 / 机上盒，毫米波等具备高介电係数／金属闸极堆叠及丰富的元件电压选项、记忆体位元组及降频／超频功能，有助于系统单晶片设计公司推出效能及电池寿命屡创新高的产品。

联华电子硅智财研发暨设计支援处林子惠处长同时表示:「透过与Cadence的合作，结合Cadence AMS流程和联电设计套件，开发了一个全面而独特的设计流程，为我们在28奈米HPC+製程技术的晶片设计客户提供可靠与高效的流程。凭藉此流程的功能优势，提供用户详细说明，以利客户透过联华电子的流程提升生产力，可更快地将下一代的创新产品推向市场。」

如需支援28奈米HPC+製程技术的Cadence AMS流程之详细资讯，请参阅www.cadence.com/go/UMC28HPCp。